SDRAM W972GG8KB25I, 2GBit Povrchová montáž, počet kolíků: 60, 1,7 V až 1,9 V, WBGA

Napájecí zdroj: VDD, VDQ = 1,8 V ± 0,1 V.
Architektura Double Data Rate: dva datové přenosy během jednoho taktu
Latence CAS: 3, 4, 5, 6 a 7
Délka impulzu: 4 a 8
Obousměrné, diferenciální datové záblesky (DQS a DQS) se přenášejí/přijímají s daty
Zarovnání ke kraji při čtení dat a zarovnání na střed při zápisu dat
DLL zarovnává DQ a DQS na hodiny
Vstupy pro diferenciální hodiny (CLK a CLK)
Datové masky (DM) pro zápis dat
Příkazy zadávané na každém kladném okraji CLK, datové a datové masce odkazují na obě okraje DQS
Programovatelná čekací doba pro doplňkové látky posted CAS podporuje za účelem zefektivnění příkazové a datové sběrnice
Přečtená čekací doba = Additional latence plus CAS latence (RL = AL + CL)
Nastavení impedance Off-Chip-Driver (OCD) a On-Die-Termination (ODT) pro vyšší kvalitu signálu
Operace automatického nabíjení pro impulzy při čtení a zápisu
Režimy automatického obnovení a samo-obnovení
Vypnutí před nabitím a aktivní vypnutí
Zapsat masku dat
Čekací doba zápisu = čekací doba čtení - 1 (WL = RL - 1)
Rozhraní: SSTL_18
Zabaleno do kuličky WBGA 60 (8x12,5 mm2) pomocí materiálů bez olova.